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总结一下近10年混饭于半导体电路行业的些许感受 7专业饲料
文章来源：立昌机械网 | 2022-09-20
总结一下近10年混饭于半导体电路行业的些许感受 7
作者：myshitshit
再来说说做数字后端版图的大概情况
Job Description:
· Interface with IC Design/Verification team (timing and power constraints definition)
· Writing, running, optimization of logic and physical synthesis scripts
· In-depth knowledge of STA.Ablility to handle timing analysis for multiple modes and corners
· Physical design Floor planning, place & route, clock tree synthesis, routing cleanup
· Power IR & EM analysis
· Parasitic extraction/SPEF/SDF generation
· Physical Verification (DRC, ERC, LVS, ANTENNA)
· Deep understanding of DSM effects (sub 65 nm experience preferred)
Requirements:
· Masters/Bachelor’s Degree in Electrical/Electronics Engineering or in related field
· Tool skills:压床
· Synopsys Design Compiler
· Prime Time and constraint creation/modification
· IR analysis tool such as PrimeRail, Redhawk
· Synopsys ICC experience preferred
· Calibre
· Ability to speak and write English is a must, CET 6
· Self-motivated team player and able to work with minimum supervision
· Minimum 3 years of physical design and timing closure experience
· Willingness to take overseas business trip
以上是一个数字版图工程师的基本要求，现在大芯片后端综合基本都用ICC，也有用SOC encounter的,版图严重基本都是Calibre 这个工作除了要求熟练使用工具，掌握底层电路原理外，读懂工艺文件，很需要一些耐心与细致的性格，因为一般自动生成的版图未必能满足所有时序要求，而且会有一些drc错误，有时为了特殊目的也会做一些eco，这个就需要手工对版图进行一些编辑。面对满眼的连线，要逐一修改切保证没有失误，是对体力与脑力的双重考验。对这个工作岗位的要求其实也蛮高，不过由于其中一些杂活很耗费体力，所以一般公司也会找新人帮忙做后端的打杂工，然后逐渐学习成长。由于此类工具license基本是整个ic设计环节中最贵的，所以能有机会做后端综合的人不太多，当然开的工资相对于逻辑设计也就属于比较高的，这就相对于飞行员的工资比卡车司机高一样。
当然一般做后端设计的除了某些公司招聘的应届生逐渐上手的，还有一些是做手工版图的后来转行干这个，因为这个职位相对于全手工画图，工作量还是小一些的，而且听上换网器去更高级一点。一旦开始做这个东西，基本就没有什么其他相关职位可以转行去干了，做资深工程师是唯一选择。
再说说仿真验证工程师的要求
Job Description:
Create verification plans for both block level and SoC level verification
Create testbenches in SystemVerilog with OVM/UVM
Utilize advanced verification techniques
Wri高压开关te tools and scripts in Perl and other script languages to enhance the verification process
Qualifications:
Experience with SystemVerilog and OVM/UVM
Experience with one or more simulators from the major EDA suppliers (Cadence, Mentor or Synopsys)
Experience with standard IP blocks and protocols such as Ethernet, TCP/IP, IPSec, iSCSI, DDR3, PCIe
Experience with advanced verification techniques like constrained random generation, functional coverage, assertions and formal verifiers
Experience with tools for regression management, configuration management and bug tracking
Good software skills in object oriented programming (OOP), C, C++, Perl, csh
Good problem solving
BS, MS or PhD in computer science or engineering
很久以前做数字电路的是没有专门的验证工程师的，甚至现在小点的公司，这个任务也由做数字逻辑的兼任。不过现在大部分项目都是整合ip，验证的工作量反而更大一些，所以专门分离出来这个岗位。现在主流趋势都是用SV的UVM,不过也有很多继承之前项目的要用specman，当然也有继续用verilog写验证平台的，整体来说这个工作更适合之前习惯写C++的人来做，对于习惯了RTL代码的人，需要些时间接受这些以前专门用在软件开发方面的思维方式。这个工作主要是设计验证平台，验证用列并协同逻辑设计人员查找错误。很多公司新招的毕业生都会先做几天验证测试，跑跑仿真，这说明这个工作是门槛比较低的，但是这个门槛低仅针对开发验证用列，设计一个高效方便的验证平台并不是很简单的事情，很多公司仍然沿用Verilog编写的验证环境，估计主要因为找不到人能搭建一个基于新方法学有效的验证环境。这个工作估计是电路设计岗位里边最接近码农的，当然也是需求人数最多的。这个岗位所开的工资，从毕业生的6，7k到大忽悠的20k以上，都是可能的，当然这个工作做成了领导，手下的人也是最多的。
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再来说说做数字后端版图的大概情况
Job Description:
· Interface with IC Design/Verification team (timing and power constraints definition)
· Writing, running, optimization of logic and physical synthesis scripts
· In-depth knowledge of STA.Ablility to handle timing analysis for multiple modes and corners
· Physical design Floor planning, place & route, clock tree synthesis, routing cleanup
· Power IR & EM analysis
· Parasitic extraction/SPEF/SDF generation
· Physical Verification (DRC, ERC, LVS, ANTENNA)
· Deep understanding of DSM effects (sub 65 nm experience preferred)
Requirements:
· Masters/Bachelor’s Degree in Electrical/Electronics Engineering or in related field
· Tool skills:压床
· Synopsys Design Compiler
· Prime Time and constraint creation/modification
· IR analysis tool such as PrimeRail, Redhawk
· Synopsys ICC experience preferred
· Calibre
· Ability to speak and write English is a must, CET 6
· Self-motivated team player and able to work with minimum supervision
· Minimum 3 years of physical design and timing closure experience
· Willingness to take overseas business trip
以上是一个数字版图工程师的基本要求，现在大芯片后端综合基本都用ICC，也有用SOC encounter的,版图严重基本都是Calibre 这个工作除了要求熟练使用工具，掌握底层电路原理外，读懂工艺文件，很需要一些耐心与细致的性格，因为一般自动生成的版图未必能满足所有时序要求，而且会有一些drc错误，有时为了特殊目的也会做一些eco，这个就需要手工对版图进行一些编辑。面对满眼的连线，要逐一修改切保证没有失误，是对体力与脑力的双重考验。对这个工作岗位的要求其实也蛮高，不过由于其中一些杂活很耗费体力，所以一般公司也会找新人帮忙做后端的打杂工，然后逐渐学习成长。由于此类工具license基本是整个ic设计环节中最贵的，所以能有机会做后端综合的人不太多，当然开的工资相对于逻辑设计也就属于比较高的，这就相对于飞行员的工资比卡车司机高一样。
当然一般做后端设计的除了某些公司招聘的应届生逐渐上手的，还有一些是做手工版图的后来转行干这个，因为这个职位相对于全手工画图，工作量还是小一些的，而且听上换网器去更高级一点。一旦开始做这个东西，基本就没有什么其他相关职位可以转行去干了，做资深工程师是唯一选择。
再说说仿真验证工程师的要求
Job Description:
Create verification plans for both block level and SoC level verification
Create testbenches in SystemVerilog with OVM/UVM
Utilize advanced verification techniques
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Qualifications:
Experience with SystemVerilog and OVM/UVM
Experience with one or more simulators from the major EDA suppliers (Cadence, Mentor or Synopsys)
Experience with standard IP blocks and protocols such as Ethernet, TCP/IP, IPSec, iSCSI, DDR3, PCIe
Experience with advanced verification techniques like constrained random generation, functional coverage, assertions and formal verifiers
Experience with tools for regression management, configuration management and bug tracking
Good software skills in object oriented programming (OOP), C, C++, Perl, csh
Good problem solving
BS, MS or PhD in computer science or engineering
很久以前做数字电路的是没有专门的验证工程师的，甚至现在小点的公司，这个任务也由做数字逻辑的兼任。不过现在大部分项目都是整合ip，验证的工作量反而更大一些，所以专门分离出来这个岗位。现在主流趋势都是用SV的UVM,不过也有很多继承之前项目的要用specman，当然也有继续用verilog写验证平台的，整体来说这个工作更适合之前习惯写C++的人来做，对于习惯了RTL代码的人，需要些时间接受这些以前专门用在软件开发方面的思维方式。这个工作主要是设计验证平台，验证用列并协同逻辑设计人员查找错误。很多公司新招的毕业生都会先做几天验证测试，跑跑仿真，这说明这个工作是门槛比较低的，但是这个门槛低仅针对开发验证用列，设计一个高效方便的验证平台并不是很简单的事情，很多公司仍然沿用Verilog编写的验证环境，估计主要因为找不到人能搭建一个基于新方法学有效的验证环境。这个工作估计是电路设计岗位里边最接近码农的，当然也是需求人数最多的。这个岗位所开的工资，从毕业生的6，7k到大忽悠的20k以上，都是可能的，当然这个工作做成了领导，手下的人也是最多的。
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